วงจรหารความถี่
วงจรหารความถี่ เมื่อใช้ความถี่อินพุท 25 MHz ความถี่เอาท์พุท จะเป็น 100 Hz

ภาษา VHDL

divider.vhd

อธิบายโปรแกรม

โปรแกรมนี้ให้สัญญาณเอาท์พุทมี Duty Cycle 50%

entity DIVIDER is
         generic (fin: integer := 25000000;               กำหนดความถี่อินพุท
         fout: integer := 100);                                    กำหนดค่าความถี่เอาท์พุท
         port (CLK: in std_logic;
                  Q : out std_logic );
end DIVIDER;

อุปกรณ์ที่ใช้ทดสอบ

ตัวอย่างการกำหนดขาสัญญาณ

#PACE: Start of PACE I/O Pin Assignments
NET "CLK" LOC = "P127" | IOSTANDARD = LVCMOS33 ;
NET "Q" LOC = "P70" | IOSTANDARD = LVCMOS33 ;